分级优先级编码器电路图解析法_分级优先级编码器电路图解析

该图示出了分级优先级编码器电路。根据维基百科，优先级编码器是一种电子电路或算法，可以将多个二进制输入压缩为更少数量的输出。优先级编码器的输出是从最高有效输入位的零开始的序数的二进制表示。它们通常通过处理最高优先级的请求来控制中断请求。"

异常优先级编码器仅编码最高阶的数据线。但是在许多情况下，不仅需要最高优先级的信息，还需要第二高优先级的信息。这里介绍的电路对8行输入数据的最高优先级信息和次高优先级信息进行编码。该电路使用标准八进制优先级编码器74148，这是一种8线至3线(4-2-1)二进制编码器，具有“低”有效数据输入和输出。

第一个编码器(IC1)产生最高优先级值，例如f。IC1的有效“低”输出(A0，A1、A2)由门N9至N11反相，并馈入3线至8线解码器(74138)，该解码器需要有效的“高”输入。解码输出有效为“低”。解码器识别具有最高优先级的数据线，并使用XNOR门(N1到N8)取消数据值，以保持由第二编码器产生的第二高优先级值。

为了理解逻辑，让输入数据线表示为L0至L7。Lp是最高优先级线路(活动的-“低”)，Lq是第二高优先级线路(活动的-“低”)。所以Lp=0，Lq=0。Lp之上以及Lp和Lq之间的所有线(表示为Lj)都处于逻辑1。Lq逻辑状态下的所有行都是不相关的，即“不关心”。其中p是最高优先级值，q是第二高优先级值。(显然，q必须小于p，p的最小可能值视为“1”。)

优先级编码器IC1产生二进制输出F2、F1、F0，其以“低电平有效”格式表示P值。补码F2、F1和F0被施加到3线至8线(8个输出中的一个为低电平有效)解码器74138。让74138的输出线被表示为M0到M7。现在M0到M7只有一条线是“低”的，那就是Mp(这里p的值如上所述)。所以Mp线的逻辑电平为“0”，其他M线的逻辑电平为“1”。

如图所示，八个XNOR门用于取消最高优先级线路。假设XNOR门的输出线为N0至N7。考虑相应XNOR门的输入Lp和Mp。因为Mp=0，Lp=0，所以这个XNOR门的输出是Np=Lp=1的补码。其他所有l”都不会改变，因为对应的m”是1”。因此，除了在N0至N7中取消了L0至L7中的最高优先级之外，数据线N0至N7与L0至L7相同。

N0到N7中的最高优先级是从L0到L7剩余的第二高优先级，也就是说，Nq=0和Nj=1被用于Q到优先级编码器2(IC3)以生成表示Q的S2、S1、S0.因此，提取第二高的优先级值。第三高优先级可以通过级联恢复，依此类推。

比如设L0到L7=XXX01101。这里，最高的“0”线是L6，第二高的线是L3(X表示“不在乎”)。所以p=6，q=3。现在，第一优先级编码器的“低”有效输出将是F2F1F0=001。74138的输入是110，它输出M0到M7=11111101。由于M6=0，只有L6被XNOR门补充。

因此，XNOR的输出是N0到N7=XXX01111。现在N3=0，而“n”的最高优先级是3。优先级编码器2(IC3)将该值恢复为S2S1S0=100。

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