serdes接口（SERDES的引脚数量和通道优势）

SERDES的优势

引脚数和通道优势

SERDES最明显的优势是引脚和电缆/通道更少。对于早期的SERDES，这意味着数据可以通过同轴电缆或光纤发送。

对于现代SERDES来说，另一个优点是它可以通过一对差分对信号引脚发送数据，而不是通过8、16、32或n个数据引脚和一个时钟引脚。在串行传输方面，得益于更小的数据包和更密集的pcb，节约了成本。要看芯片成本，封装成本，PCB成本，PCB拥挤度。

距离优势

在过去的十年中，SERDES在PCB和基板上的长距离传输能力帮助它们在许多新的领域中得到应用。

图1通过端接并行总线，大大提高了传输距离和功耗效率。

从简单的微波设计来看，当传输线的传输时间小于上升/下降时间时，看起来就像一个“集总元件”。对于GPIOs(通用输入输出)并行接口，上升/下降时间通常超过几纳秒。这使得未端接的并行接口在典型的PCB上距离30cm处也能正常工作。终止并行总线会增加传输距离，但会增加很多功耗，使效率急剧下降(图1)。

SERDES接口通常通过两端(TX、RX)的受控阻抗传输线进行传输。这使得数据可以快速传输，而无需考虑反射损耗。当然，为了快速串行传输数据，还需要增加很多额外的复杂设计——串行器、解串器、TXPLLs(传输)、RXCDRs(接收)、前馈均衡(FFE)、接收均衡等等。

注意：

序列化器的作用：它在传输和保存对象时速度很快，保证了对象的完整性和可传输性。对象转换为有序字节流，以便在网络上传输或存储在本地文件中；

反序列化器的作用：根据字节流中存储的对象的状态和描述信息，反序列化重构对象；

总结：核心功能是对象状态的保存和重建。

功耗优势

直到最近，SERDES在功耗方面优于并行数据总线的优势才显露出来。当发射(TX)和接收(RX)电容以及走线电容充电和放电时，会产生理想并行总线所消耗的能量。FR4(覆铜板)上的走线电容在传输距离为10、20、100 cm时会变得非常大，需要特别注意。

根据基本原理，我们知道LVCMOS链路的功耗是~ c v f，就数据而言，频率是总比特率的一半乘以传输密度。传输的数据总量与功耗和线数无关。线路越多，每条线路传输的数据就越少。对于1Gb/s线路，10厘米到1米的距离可能需要8-16条线路。对于10Gb/s的线路，1米的距离可能需要120条线路！这很不现实。

图2:不同电压下90年代和现代的并行LVCMOS link和SERDES的功耗比较。

图2显示了20世纪90年代和现代不同电压和SERDES下的并行LVCMOS链路之间的功耗比较。很明显，现代SERDES在长距离上有功耗优势，但这种优势并不明显。

当数据速率较高时，SERDES在功耗上的优势更加明显。图3给出了2010年代中后期不同电压下不同28nmSERDES功耗的并行LVCMOS链路功耗对比。可以看出，现代SERDES在几乎所有距离上都保持着功耗优势。对于具有优化功耗的SERDES来说，在所有距离上功耗优势都是巨大的。

当然，随着工艺技术的进步，SERDES在功耗上的优势会不断扩大。

图3:不同电压下并行LVCMOS链路和不同28nmSERDES功耗对比。

对SERDES演变的看法

我的职业生涯始于惠普SERDESASICs的开发团队。HDMP-1638是我参与开发的首批产品之一。因为安捷伦是从惠普分拆出来的，所以ASIC的logo是“Agilent”而不是“HP”。

因为这个芯片在当时很有竞争力，卖的也很好，是20到25年前工业SERDES的标杆。该芯片采用双极工艺设计，支持千兆以太网(802.3z)和1000Base-XGb/s光纤以太网，线速1.25Gbps。

HDMP-1638的功耗在1W左右，包括一个外部并行接口——。毕竟是SERDES芯片！芯片的功耗(不包括并行接口)估计为650mW，约合500pJ/bit。后面我们会继续讲它和现代SERDES在pJ/bit方面的比较。

注：pJ/bit——每比特发送信息的能量消耗。

自2006年以来，我一直在帮助开发低功耗SERDES，用于先进的计算机节点。近年来，SiliconCreations一直在开发传输速率高达32Gb/s的SERDES，效率降低到了2.5pJ/bit。将这些SERDES与20年前的SERDES进行比较：

1.速度提高了25倍。

2.功效提高了200倍。

技术、电压调节和设计方面的巨大进步促成了如此明显的性能改善。

SERDES面临的挑战

如前所述，SERDES在功耗、引脚数和传输距离上有很大的优势。SERDES的缺点是它的复杂性和成本。

复杂度在低数据传输速率下，至少需要TXPLL、RXCDR、TXdriver和RXfront。每个都是复杂的模拟子系统。设计这些模块和整个SERDES系统需要一个熟练的模拟/混合信号设计团队。这些模块(连同复杂的数字控制)包括：

TXPLL:该模块需要使用25-100MHz的参考时钟(长期抖动在1ps以下)来产生几GHz的时钟。

RXCDR:该模块是一个复杂的控制环路，用于跟踪输入数据的平均相位，而不考虑链路上的任何噪声、失真或串扰。这通常通过复杂的相位旋转器或CDR驱动的PLL来实现。

TXdriver:这个模块将串行化数据转换成典型的50差分信号。

RX均衡器：该模块使用连续时间均衡器和DFE(判决反馈均衡器)来均衡高速信道效应。通常需要自动增益(AGC)电路来提高均衡效果。RX均衡器通常以状态机逻辑或软件的形式实现自动校准。

高速串行器和解串器逻辑：上面列出的所有模块都需要一个有经验的设计团队花费相当多的设计时间(很多人需要几年的时间来开发)。随着数据速率(Gb/s)和效率(pJ/bit)要求的提高，SERDES的复杂度和成本也随之增加。随着对可靠性需求的增加，必须进行越来越多的老化和电迁移模拟和分析，这进一步增加了成本。

本文重点研究PAM2/NRZSERDES，PAM4提供了一种每引脚带宽更高的替代方案，但通常的代价是进一步增加PAM2/NRZ系统上的芯片面积、功耗和复杂性。

幸运的是，SERDES已经被广泛用作IP模块。因此，制造系统的公司可以从主要的IP提供商那里获得设计许可。这样，设计复杂度可以由专门的设计团队分担，R&D成本也可以在多个芯片、项目甚至行业之间分摊，从而有助于降低成本。

费用

SERDES的主要成本来自于设计(很多设计师花很多年)和验证。此外，芯片面积和PCB尺寸也是非常重要的因素。

PMA层的SERDES验证通常由设计小组处理。在系统层面，验证可能相当复杂，尤其是像PCIe这样的标准。

注：SerDes主要由物理媒体依赖(PMD)、物理媒体附着(PMA)和物理编码子层(PCs)组成。PMD是负责串行信号传输的电气模块，PMA负责串行化/去串行化，PCS负责数据流编码/解码。在PCS之上是上层功能。对于FPGA的SERDES，PCS提供了ASIC块和FPGA之间的接口边界。

对于复杂的串行标准和测试程序(如SystemVerilog)，需要从物理层(包括PMA和PCS)、数据链路层、服务层和设备层对系统进行验证。覆盖这些层的验证通常需要检查协议、模式、错误注入和恢复。验证通常需要几个月的时间，并且经常涉及第三方来验证IP。

芯片价格方面，SERDES和并行接口不好比较。根据工艺节点的不同，SERDES每行占用大约0.15到0.5毫米的空间。并行接口可以比这小得多，但它需要更多的I/O端口。因此，晶圆的成本取决于芯片如何平衡I/O和引脚的需求。

SERDES允许减少封装和PCB方面的引脚和走线总数。因此，这种封装和PCB设计的尺寸将更小，成本更低。但是由于高速可控阻抗的复杂性，SERDES的封装和PCB设计会非常困难，所以比使用相对低速的并行接口要贵。

摘要

在过去的20年里，SERDES从光纤和网络电路变成了我们身边常见的电路，从手机变成了笔记本电脑，从电视变成了数据中心等等。

PCIe大约在2002年推出，当时线路速率为2.5 GB/s.此后，设计的改进和CMOS技术的改进使线路速率提高了约20倍(从2.5Gb/s到50Gb/s)，功率效率(pJ/bit)提高了约200倍。

SERDES(串行化器-去串行化器)是串行化器和去串行化器的简称。串行器也称为SerDes发送器(TX ),解串器也称为接收器(RX)。

锁相环模块，发射模块，接收模块。

串行器将并行信号转换成串行信号，解串器将串行信号转换成并行信号。

审计彭静

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