ddr内存的前世,今生和未来区别（DDR内存的前世、今生和未来！）

从1998年三星生产出最早的商用DDR SDRAM芯片，到现在已经快20多年了。DRAM市场一直在发展，从DDR到DDR2、DDR3、DDR4，再到即将进入市场的DDR R5。今天，让让我们来谈谈DDR的JEDEC规范。

什么是JEDEC？

JEDEC全称：联合电子显像管器件工程委员会JEDEC是一个全球性的固态技术协会组织，理论上不隶属于任何国家或政府实体，为半导体行业制定标准。包括很多方面，今天我们只关注DDR的相关规范。DDR的开发始于1996年，相应的JEDEC规范JESD79于2000年发布。JEDEC规范由两部分组成，一部分用于存储芯片，另一部分用于存储模块。当然，随着RDIMM和LRDIMM的兴起，JEDEC也相应制定了RCD和数据缓冲区的规范。今天主要讲JEDEC的SDRAM规格，也就是JESD79系列。需要注意的是，这个规格是针对DRAM芯片，而不是内存芯片。感兴趣的同学可以去JEDEC网站下载相应的规范。规范的最后一个字母代表版本。例如，JESD79-4C的C表示DDR4 SDRAM的当前版本规格为C，JESD79之后的数字代表DDR一代。目前JEDEC网站上关于DDR5 SDRAM的规范还在制定中。如果遵循这个命名规则，应该是JESD79-5。

名称双倍数据速率(DDR)SDRAM jesd 79 DDR 2 SDRAM规格JESD79-2FDDR3 SDRAM标准jesd 79-3 fddr 4 SDRAM jesd 79-4c DDR 5:JEDEC DDR 5标准目前正在开发中NA

JEDEC 美国网站：www.jedec.org

下表列出了JEDEC规范从DDR到DDR5的主要变化。我们可以看到，为了跟上整个行业对性能、容量、省电的不断追求，规范的工作电压越来越低，芯片容量越来越大，IO率越来越高。目前虽然DDR5的JEDEC规范还没有正式出台，但是从这个趋势和现有的网上资料中，我们可以得到同样的结论。

特性/选项DDR 2d dr 3d dr 4 DDR 5 *电压(VDDQ)2.5v 1.8v 1.5v 1.2v 1.1 vdevicewidth x4、x8、x16x4、x8、x16x4、x8、x16x4、x8、x16 diedensity 64mb ~ 1gb 128 MB ~ 4gb 512 MB ~ 8gb 2 GB ~ 16gb 8 GB ~ 64gb数据速率200~400MT/s400~800MT/s8002为x168个用于x4/x8；4 forx16突发号码h2，4或84或88 8 16

表(1)

声明：目前DDR5的JEDEC标准还没有正式发布，所以这里所有与DDR5相关的数据都来自于网上公布的数据，后续以JEDEC发布为准。同时，从DDR5开始，每个内存上都有两个独立的通道。

从上表还可以看出，除了电压、容量、IO速率的变化，还列出了bank、bank group、预取、突发长度的演变。库的数量在增加，DDR4中出现了库组，预取也从2n增加到4n，8n。那么这些变化之间有什么联系吗？DDR5会怎么样？要理解这一点，我们需要回顾一下SDRAM的基本读写操作，以及DRAM的核心频率和IO频率。

预取和突发长度

虽然我们说DDR4的最大速率是3200MT/s，但是指的是DDR4的IO频率，也就是DDR4和memroy控制器之间的接口数据传输速率。那么DRAM如何以更低的核心传输频率满足日益增长的高速IO传输速率需求呢？这是通过预取实现的。

预取核心频率IO时钟频率IO数据速率ram na 100-150 MHz 100-150 MHz 100-150 Mbps DDR 2 100-200 MHz 200-400 Mbps DDR 24 100-200 MHz 200-400 MHz 400 Mbps DDR 38 100-266 MHz 400-1066 MHz 800-2130

表(2)

它从DDR到DDR3很容易理解。预取相当于DRAM核，建立几条高速公路同时连接外部IO口，解决IO速率快于内部核速率的问题。IO数据速率和内核频率之间的倍数关系是预取。那么为什么唐到了DDR4不就继续增加预取了吗？因为预取的增加对应于突发长度的可能增加。如何理解预取和突发长度的关系？预取与DRAM核心频率和io频率的比值有关，而突发长度的长短与CPU的缓存线大小有关。突发长度的长度可以大于或等于前缀。但是，如果预取的长度大于突发长度，可能会造成数据浪费，因为CPU可以不要一次用那么多。因此，从DDR3到DDR4，如果DDR4内存的数据通道保持在64，继续采用增加预取的方法来提高IO速率，那么一次预取得到的数据将大于一个缓存行的大小(512位)，这将给当前的CPU系统带来性能问题。那么DDR4是怎么解决的呢？

银行集团

我们注意到，在表1中，DDR4中出现了Bank组，这是DDR4可以在不改变预取的情况下继续提高IO速率的秘密武器。4 DDR使用银行组 interleave在DDR3的基础上进一步提高IO速率。

图1: DDR1

图2: DDR2

图3: DDR3

图4: DDR4

从上图4可以看出，每个bank group都有自己的全局IO，这样就可以通过使用bank group s交错。相当于在DDR3的基础上继续建设平行的相对较慢的高速公路而建成的超高速单行道。当我们到达DDR5时，我们可以继续使用Bank Group s交织来达到提高IO速率的目的？如果继续这样做，对速率提升的作用有限，所以还是往DDR5增加预取的方向走。DDR5的前缀是16，那么如何解决前面提到的缓存行大小的问题呢？DDR5的方式是减少DIMM数据通道的数量，从64个数据通道减少到32个数据通道，从而保持64字节的缓存行大小。从上面JEDEC DDR到DDR4的发展历程可以看出，DRAM的演进是以服务于CPU系统架构为基础，围绕成本、降低功耗、增加容量、提高IO速率不断演进。基于DRAM的运行原理，最大化DRAM的利用率。所以我们也可以看到DDR5提供了更多的bank和更精细的刷新粒度等。所有这些都是为了物尽其用，提高系统性能。在我们后续的文章中，会继续介绍DRAM的基本性能和DDR5的新功能。

最后一个问题给大家：对于DDR4，银行组和组之间是tCCD_L还是tCCD_S？为什么？

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